ID do artigo: 000094690 Tipo de conteúdo: Solução de problemas Última revisão: 15/06/2023

Por que o IP Ethernet E-Tile para Intel Agilex® 7 FPGA fica preso durante a reconfiguração dinâmica 100G-PAM4?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Hard IP do bloco E para Ethernet Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um erro no IP Ethernet E-Tile para Intel Agilex® 7 FPGA, se você estiver usando o reset de IP (i_csr_rst_n) durante o processo de reconfiguração dinâmica, "DR_busy" pode ficar preso, "wait_for_ehipg_cfg_load_done" não pode ser alcançado. Esta situação não pode ser recuperada redefinindo o IP. Apenas o re download da imagem FPGA pode recuperar o link.

Resolução

Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 23.1

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Este artigo aplica-se a 1 produtos

FPGAs e FPGAs SoC Intel® Agilex™ 7 série F

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