ID do artigo: 000094923 Tipo de conteúdo: Mensagens de erro Última revisão: 19/05/2023

Por que a simulação Intel® Stratix® 10G mac de baixa latência Intel® FPGA IP Ethernet de baixa latência?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • MAC Ethernet de baixa latência de 10G Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 23.1 ou anterior, o seguinte erro aparecerá na simulação ao usar o exemplo de projeto gerado pela predefinição 10M/100M/1G/2.5G/5G/10G(USXGMII).


    Erro * **: .. /models/altera_eth_top.sv(128): o módulo "altera_eth_top_auto_tiles" não está definido.

    Resolução

    Não há solução alternativa para este problema.
    Este problema está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

    Isenção de responsabilidade

    1

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