Devido a um problema no software Intel® Quartus® Prime Pro Edition v23.1, ao usar o PCIe PHY e o não-PCIe PHY com o modo de clocking PMA no mesmo F-tile em dispositivos Intel Agilex® 7, você pode ver o seguinte erro de geração de lógica de suporte:
Erro (21842): A lógica de suporte não pode ser gerada porque os componentes IP usados no projeto têm configurações conflitantes
Erro: o projeto não pode ser programado em F-Tiles disponíveis porque determinadas restrições de localização são conflitantes, ou porque o projeto requer mais recursos em comparação com o que está disponível no dispositivo atual.
Esse erro não acontecerá se um PHY não-PCIe adicional com modo de clocking PLL do sistema for usado e um PLL de sistema para o PHY não PCIe com modo de clocking PLL do sistema tiver sido habilitado.
Esse erro ocorre quando um PLL do sistema não foi habilitado para a configuração de PHYs não PCIe.
Para contornar esse problema, habilite o PLL nº 0 do sistema para configuração de PHY direta de PMA com o modo de clocking PMA e deixe o clock de saída do PLL do sistema nº 0 desconectado. Você deve usar o PLL do sistema nº 0, não o PLL do sistema nº 1 ou número 2 para a solução alternativa. O PLL do sistema nº 1 ou nº 2 deve ser usado para a Intel FPGA IP PCIe.