ID do artigo: 000094959 Tipo de conteúdo: Mensagens de erro Última revisão: 18/05/2023

Por que há um erro no software Intel® Quartus® Prime Pro Edition versão 21.1 para Intel Agilex® 7 DDR4 IP EMIF Traffic Generator 2 quando configurado para ter 1 ciclo de leitura e 1 ciclo de gravação dentro de um loop?

Ambiente

    Software de projeto Intel® Quartus® Prime
    Software de programação Intel® FPGA
    Componente de depuração de interfaces de memória externa Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Você pode encontrar um erro no Intel Agilex® 7 DDR4 IP EMIF Traffic Generator 2 quando configurado para ter 1 ciclo de leitura e 1 ciclo de gravação dentro de um Loop, inicializando os contadores ociosos de leitura/loop. Devido a períodos inativos incorretos do ciclo de gravação até o ciclo de leitura e vice-versa.

Para resolver este problema, altere a forma como os contadores são inicializados após um novo loop.

Resolução

Este problema é planejado para ser corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 20.4 em diante.

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