ID do artigo: 000094987 Tipo de conteúdo: Mensagens de erro Última revisão: 18/05/2023

Erro (175020): o Fitter não pode colocar a lógica IO_LANE que faz parte do componente genérico ed_synth_phylite_s20_0_example_design, ao qual está limitado, porque não há locais válidos na região para a lógica deste tipo

Ambiente

    Software de projeto Intel® Quartus® Prime
    Interfaces de memória externa Intel® Stratix® 20 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no software Intel® Quartus® Prime Standard Edition versão 20.4, você pode encontrar um problema de ajuste ao colocar o compartilhamento REFCLK entre blocos IO48 dentro dos mesmos bancos em interfaces PHY Lite Intel Agilex® 7 FPGA IP.

Resolução

Esses erros são devido a uma limitação de hardware. O dispositivo de ajuste não verifique a restrição de localização REFCLK porque assume que o REFCLK precisa estar no mesmo bloco.

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