Você pode ver Intel® Quartus® mensagens críticas de aviso de geração lógica de azulejo como as seguintes® no seu dispositivo Intel Agilex 7 com transceptorS F-Tile ao usar o software Intel® Quartus® Prime Pro Edition versão 23.1.
Aviso crítico(23469): o bloco <path>|x_bb_f_ux_tx não definiu os seguintes parâmetros
Informações(23470): parâmetro txeq_main_tap
Informações(23470): parâmetro txeq_post_tap_1
Informações(23470): parâmetro txeq_pre_tap_1
Informações(23470): parâmetro txeq_pre_tap_2
Aviso crítico(23469): o bloco <path>|x_bb_f_ux_rx não definiu os seguintes parâmetros
Informações(23470): parâmetro rxeq_dfe_data_tap_1
Informações(23470): parâmetro rxeq_hf_boost
Informações(23470): parâmetro rxeq_vga_gain
Para remover os avisos do transmissor, adicione restrições do Arquivo de configurações quartus (QSF) de acordo com os requisitos de perda de canal. Por exemplo, você pode entrar:
set_instance_assignment nome HSSI_PARAMETER "txeq_main_tap=35" -para <pin_name>
set_instance_assignment nome HSSI_PARAMETER "txeq_pre_tap_1=5" -para <pin_name>
set_instance_assignment nome HSSI_PARAMETER "txeq_pre_tap_2=0" -para <pin_name>
set_instance_assignment nome HSSI_PARAMETER "txeq_post_tap_1=0" -para <pin_name>
A maioria do transceptor Intel F-Tile IP, como os listados abaixo, usa adaptação automática de RX. Neste caso, você pode ignorar com segurança os avisos rxeq_dfe_data_tap_1, rxeq_hf_boost e rxeq_vga_gain essenciais que são usados para equalização de RX manual. Se você quiser remover esses avisos críticos, você pode adicionar atribuições de QSF de acordo com a tabela abaixo, que foram determinadas a partir dos exemplos de projeto Intel IP na versão 23.1 do software Intel® Quartus® Prime Pro Edition.
| rxeq_dfe_data_tap_1 | rxeq_hf_boost | rxeq_vga_gain | |
| F-Tile Ethernet IntelFPGA Hard IP | 0 | 0 | 60 |
| F-Tile JESD204C Intel FPGA IP | 0 | 0 | 60 |
| Lite série F-Tile IV Intel FPGA IP | 0 | 0 | 60 |
| F-Tile Interlaken Intel FPGA IP | 0 | 0 | 60 |
| F-Tile CPRI PHY Intel FPGA IP | 0 | 0 | 60 |
| Exemplo de projeto multitarefa F-Tile PMA/FEC DirectPHY | 0 | 0 | 60 |
| Exemplo de design multitarefa Ethernet F-Tile | 0 | 0 | 60 |
| Exemplo de design multitarefa de CPRI de bloco F | 0 | 0 | 60 |
| F-Tile HDMI Intel FPGA IP | 0 | 0 | 60 |
| F-Tile SDI II Intel FPGA IP | 0 | 0 | 60 |
| F-Tile DisplayPort Intel FPGA IP | 0 | 0 | 37 |
Por exemplo, o seguinte seria usado para a Ethernet F-Tile Intel FPGA Hard IP.
set_instance_assignment nome HSSI_PARAMETER "rxeq_dfe_data_tap_1=0" -para <pin_name>
set_instance_assignment nome HSSI_PARAMETER "rxeq_hf_boost=0" -para <pin_name>
set_instance_assignment nome HSSI_PARAMETER "rxeq_vga_gain=60" -para <pin_name>
Você pode ver um erro Intel® Quartus® geração lógica de blocos (QTLG) se você usar valores diferentes da tabela.
Este problema será corrigido em uma versão futura do software Intel® Quartus® Prime Pro Edition.