Durante a fase de geração de suporte lógico, o Software Quartus™ Prime Pro Edition reordena a precedência de arquivos SDC (Synopsys Design Constraints) em projetos onde qualquer IP F-tile é instanciada. Este ajuste é feito para evitar falhas inesperadas resultantes de uma ordem SDC incorreta. É importante notar que esse comportamento não é indicativo de um erro. No entanto, pode levar a erros ao definir restrições baseadas em clocks gerados durante a fase de Geração lógica de blocos. Isso ocorre porque as restrições podem atingir clocks que ainda não foram definidos após a etapa de Geração Lógica com base na nova ordem do SDC.
Se você precisar derive suas próprias restrições a partir de clocks Tile por qualquer motivo, siga as etapas abaixo:
- Execute os estágios de geração de IP e de geração de suporte lógico.
- Usando a GUI, acesse Atribuições > Configurações > Analisador de temporização e use os botões "Aumentar" e "Baixar" para reordenar os arquivos conforme necessário; caso contrário, abra o arquivo QSF (Arquivo Quartus Settings) e reordene o pedido de arquivos SDC.
- Execute as próximas etapas de compilação: análise e síntese, Fitter e Assembler.