No Software Quartus® Prime Pro Edition versão 23.2 e posterior, você pode ver esse erro quando um sinal roteado usando recursos de sinal globais é usado como uma entrada para uma lógica suave que requer transferência para o roteamento local (por exemplo, um multiplexador de clock implementado em uma LUT). Esse erro só ocorre nos dispositivos Agilex™ 7 FPGA série F/I.
Conduzir uma lógica tão branda com um sinal roteado globalmente não é permitido em uma partição de reconfiguração parcial (PR).
Para evitar esse erro, separe a porta de entrada do sinal na partição de PR em duas portas de entrada: uma porta que pode permanecer roteada localmente e a outra porta que pode ser roteada globalmente.
Observe que os clocks usados para impulsionar RAMs M20K na região de PR devem ser roteamento global em dispositivos Agilex™ 7 série F/I FPGA, portanto devem permanecer nos recursos roteamento global.
Este cenário não é permitido na partição de PR e resulta em um erro de fanout local/global.
O problema deve ser corrigido como ilustrado no diagrama abaixo.