ID do artigo: 000095758 Tipo de conteúdo: Mensagens de erro Última revisão: 11/06/2024

Erro interno: Subsistema: CIO, arquivo: /quartus/periph/cio/cio_gen6.cpp, linha: 4625

Ambiente

    Intel® Quartus® Prime Pro Edition
    SERDES LVDS Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no software Quartus® Prime Pro Edition, você pode ver esse erro interno durante a etapa de instalação da sua compilação. O erro ocorre quando os pinos de saída tx_out_n do LVDS SERDES FPGA IP são desconectados. Este problema afeta apenas projetos direcionados ao FPGAs Agilex™ 7 série M.

Resolução

Para contornar esse problema, certifique-se de que os tx_out_n pinos estejam conectados ao par de pinos diferenciais complementares dos tx_out_p pinos.

Este problema está programado para ser corrigido em uma versão futura do software Quartus® Prime Pro Edition.

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