ID do artigo: 000095772 Tipo de conteúdo: Mensagens de erro Última revisão: 06/05/2024

Por que a compilação e o tempo falham ao usar o exemplo de projeto Ethernet de velocidade tripla F-Tile FPGA IP?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Questa*-Intel® FPGA Edition
    Ethernet de velocidade tripla Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no exemplo de projeto de Ethernet de velocidade tripla Tile F FPGA IP, a compilação e a sincronização estão falhando no Software Quartus® Prime Pro Edition versão 23.2.

Resolução

Para contornar esse problema, baixe o altera-eth-tse-hw.zip conectado
e siga as etapas abaixo:

1: Extraia a altera_eth_tse_hw.zip para a pasta altera_eth_tse_hw.
2: Copie esses 3 arquivos da pasta altera_eth_tse_hw para a pasta <design_example_dir>/hardware_test_design.
3: Abra o Software Quartus® Prime Pro Edition versão 23.2, abra o projeto e selecione o <design_example_dir>/hardware_test_design/altera_eth_tse_hw.qpf
4: No menu Processamento, clique em Iniciar compilação.

Este problema está corrigido a partir da versão 23.3 do Software Quartus® Prime Pro Edition.

Produtos relacionados

Este artigo aplica-se a 1 produtos

FPGAs e FPGAs SoC Intel® Agilex™ 7 série F

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.