ID do artigo: 000095888 Tipo de conteúdo: Mensagens de erro Última revisão: 15/04/2024

Erro interno: subsistema: EPEO, arquivo: /quartus/power/epeo/epeo_writer2.cpp, linha: <number></number>

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na versão 23.2 ou anterior do software Quartus® Prime Pro Edition, você pode ver esse erro interno quando o Analisador de consumo de energia é executado no dispositivo Agilex™ 7. O erro é causado por descrições inadequadas de Synopsis Design Constraints (SDC) para a liberação de reset FPGA IP.

Linha: <number> na mensagem de erro depende da versão do Software Quartus® Prime Pro Edition.

Ao usar a versão 22.4 e anterior, é a linha: 201.

Ao usar as versões 23.1 e posteriores, é a linha: 183.

Resolução

Para contornar o erro, remova o seguinte arquivo SDC da lista de arquivos SDC para o Analisador de temporização antes de executar o Power Analyzer.

  • reset_release/altera_s10_user_rst_clkgate_<number>/synth/altera_s10_user_rst_clkgate_fm.sdc

Observe que o <number> no caminho do arquivo depende da versão do Software Quartus® Prime Pro Edition.

Para excluir o arquivo SDC acima do Analisador de tempo, use as etapas a seguir

  1. Abra a janela Configurações
  2. Selecione Analisador de temporização no painel Categoria da janela Configurações
  3. Remova o caminho <relativo do diretório de projetos>/reset_release.ip da lista de arquivos SDC para incluir no projeto

Este problema será corrigido em uma versão futura do Software Quartus® Prime Pro Edition.

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Este artigo aplica-se a 1 produtos

FPGAs e FPGAs SoC Intel® Agilex™ 7

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