Por que a Intel® FPGA Hard IP Ethernet F-Tile falha na fase de Intel® Quartus® Prime Pro Edition - suporta a etapa de Geração lógica ao atualizar um projeto do software Intel® Quartus® Prime Pro Edition versão 23.1 para a versão 23.2 no so ...

Devido a um problema na versão 23.2 do software Intel® Quartus® Prime Pro Edition, a atualização de um design versão 23.1 que inclui a Intel® FPGA Hard IP F-Tile Ethernet, na qual o parâmetro GUI "Use source address insertion" foi definido causará uma falha de "Geração de suporte lógico" no sistema operacional Windows*.

Para contornar esse problema no software Intel® Quartus® Prime Pro Edition versão 23.2, execute as seguintes etapas:

1. Em seu projeto 23.1, localize o parâmetro "bb_f_ehip_mac_txmac_saddr" no nome da variante <ethernet>/síntese/<ethernet_variant_name>.v.
2. Em seu projeto 23.2, localize o parâmetro "bb_f_ehip_mac_txmac_saddr" no nome da variante <ethernet>/síntese/<ethernet_variant_name>.v.
3. Copie o valor para o parâmetro 23.1 "bb_f_ehip_mac_txmac_saddr" no valor do parâmetro 23.2 "bb_f_ehip_mac_txmac_saddr".
4. Salve o nome da variante < 23,2 <sethernet>/synth/<ethernet_variant_name>.v
5. Recompilar o projeto Intel® Quartus® Software Prime Pro Edition versão 23.2

Como alternativa, gere uma versão limpa do zero da Intel® FPGA Hard IP Ethernet F-Tile no software Intel® Quartus® Prime Pro Edition versão 23.2.

Esse problema está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime Pro Edition.