ID do artigo: 000095943 Tipo de conteúdo: Solução de problemas Última revisão: 16/04/2024

Por que minha Ethernet F-Tile 200GE ou 400 GE FPGA exemplo de projeto Hard IP com controle de fluxo habilitado para falha no Quartus® Prime Pro - Suporta a etapa de compilação de geração lógica?

Ambiente

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema na versão 23.2 do Software Quartus® Prime Pro Edition, a Ethernet F-Tile 200GE ou 400 GE FPGA exemplo de projeto de Hard IP falhará na fase de compilação de Geração lógica de suporte quando o tráfego Stop TX enviar o parâmetro PAUSE for definido como Sim.

    Resolução

    Para contornar esse problema, siga as etapas abaixo:

    1. Localize e abra o arquivo eth_f_hw_ip_top.sv localizado no diretório <design_example_name>/hardware_test_design/comum/
    2. Exclua as portas i_tx_pfc e o_rx_pfc contidas na instância de dut
    3. Salve o arquivo eth_f_hw_ip_top.sv modificado
    4. Compile novamente o exemplo de projeto

    Este problema foi corrigido na versão 23.3 do Software Quartus® Prime Pro Edition.

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    Este artigo aplica-se a 1 produtos

    FPGAs e FPGAs SoC Intel® Agilex™ 7

    Isenção de responsabilidade

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