"Erro (10228): erro de HDL do Verilog em altpcie_a10_hip_pipen1b_<ip_module_name>.v(4823): o módulo "ip_module_name" não pode ser declarado mais de uma vez, ocorre quando o hard IP do PCIe atribui mais de 1."</ip_module_name>

Devido a um problema no Software Quartus® Prime Standard Edition versão 21.1 em diante. o seguinte erro ocorrerá durante a análise e síntese quando a interface de transmissão Arria® 10 Avalon® para PCI Express* IP ou Arria® interface mapeada de memória de 10 Avalon® para PCI Express* IP for implementada mais de 1.

• Erro (10228): erro de HDL do Verilog em altpcie_a10_hip_pipen1b_<ip_module_name>.v(4823): o módulo "ip_module_name" não pode ser declarado mais de uma vez, quando o HARD IP do PCIe atribui mais de 1.

Esse erro é causado pela conexão do pin:perst de entrada a ambas as instâncias PCIe que levam às instâncias. Para evitar esse erro, o pino de entrada: perst deve estar conectado a apenas uma instância PCIe. Modifique o testing_top.v adicionando um novo pino de entrada:perst1 e conectando-se a outra instância PCIe.

Este problema foi corrigido a partir da versão 23.1 do Software Quartus® Prime Standard Edition.