ID do artigo: 000096248 Tipo de conteúdo: Solução de problemas Última revisão: 29/08/2023

Por que o tempo de inicialização da plataforma é atrasado após configurado com imagem de periferia CVP ao usar o modo PCIe não-x16 R-tile na Intel Agilex® 7 FPGAs?

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na Intel® Quartus® Prime Pro Edition Software versão 23.2 ou anterior, você pode observar um tempo de inicialização da plataforma mais longo após ser configurado com imagem de periferia CVP ao usar um R-tile para todos os modos PCIe (exceto o modo x16) no Intel Agilex® 7 FPGAs. O tempo de inicialização do atraso pode variar dependendo do tratamento de enumeração da porta. A porta não CVP falha na enumeração, mas este problema não está afetando a Configuração via protocolo (CVP) como porta0 enumerada.

Resolução

Para contornar esse problema, você pode configurar a FPGA com uma imagem do núcleo CVP (.core.rbf).

Esse problema está previsto para ser corrigido em uma versão futura do software Intel® Quartus® Prime Pro Edition.

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