ID do artigo: 000096450 Tipo de conteúdo: Solução de problemas Última revisão: 12/12/2023

Por que o exemplo de projeto do Tipo3 Intel® FPGA IP para Compute Express Link* (CXL*) R-Tile reporta UVM_FATAL mensagem ao executar uma simulação?

Ambiente

  • Intel® Quartus® Prime Pro Edition

    • OS Independent family

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema na Intel® Quartus® Software Prime Pro Edition versão 23.1, você pode observar a seguinte mensagem de erro ao executar a simulação da Intel® FPGA IP R-Tile para Compute Express Link* (CXL*) exemplo de projeto tipo 3:

    UVM_FATAL /cxltyp3ddr_tb_23p1_acs/tb/verif/tb_top/cxl_tb_top.sv(255) @ 100000.000ns: o repórter [cxl_tb_top_initialize] linkup Gen5 falhou. Timeout!!!!

    Resolução

    Para contornar este problema, atualize umaversão n ewer do Avery BFM e instale um patch para o software Intel® Quartus® Prime Pro Edition versão 23.1.

    1. Atualizar a versão do Avery BFM para apciexactor-2.5b.cxl;
    2. Baixe e instale o patch 0.08 dos seguintes links:

    Esse problema está corrigido a partir da Intel® Quartus® versão 23.2 do software Prime Pro Edition.

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    Este artigo aplica-se a 1 produtos

    FPGAs e FPGAs SoC Intel® Agilex™ série I

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