ID do artigo: 000096562 Tipo de conteúdo: Mensagens de erro Última revisão: 10/01/2024

Por que a Intel Agilex® 7 FPGA erro do LPDDR5 no Intel® Quartus® Software Prime Pro Edition versão 23.2 com falhas de calibração?

Ambiente

    Software de projeto Intel® Quartus® Prime
    Software de programação Intel® FPGA
    Interfaces de memória externa Intel® Stratix® 20 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Para contornar esse problema, ignore o erro no IP do dispositivo mem LPDDR5 Intel Agilex® 7 ao alterar a latência de leitura do valor computado automático de 9 ciclos para 10 ciclos, porque você pode realmente selecionar "Save Configuration" mesmo com erros pendentes ou incremento da latência de gravação de 8 para 9.

Resolução

Este problema foi corrigido a partir da Intel® Quartus® Software Prime Pro Edition versão 23.3. Os usuários podem gerar projetos com o WDBI corretamente habilitado usando latências padrão de leitura/gravação.
No entanto, os usuários não podem usar latências personalizadas de leitura/gravação além do que está nas tabelas JEDEC.

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FPGAs e FPGAs SoC Intel® Agilex™ 7

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