Devido a um problema no CPRI Tile F FPGA versão 23.2 do webcore IP, você pode ver uma falha ao gerar os arquivos na pasta "support_logic" com o exemplo de projeto de simulação F-Tile CPRI FPGA IP enquanto executa o fluxo de Geração lógica do bloco Quartus® (QTLG) no exemplo de simulação CPRI FPGA IP várias vezes.
Para contornar esse problema no exemplo de simulação Tile F CPRI FPGA IP de projeto webcore versão 23.2, siga as etapas abaixo.
1. Modifique os arquivos "cpri_ii_0_testbench/ip_components/tb_top.qsf" comentando a linha conforme mostrado abaixo:
#set_global_assignment -name SYSTEMVERILOG_FILE support_logic/tb_top_auto_tiles.sv
2. Modifique o arquivo "cpri_ii_0_testbench/testbench/tb_top.sv" introduzindo a seguinte condição de definição para "tb_top_auto_tiles tb_top_auto_tiles ()":
'ifndef ALTERA_RESERVED_QIS // Código excluído para a Síntese quartus
tb_top_auto_tiles tb_top_auto_tiles ();
'endif
3. Execute os comandos especificados, ou seja, "quartus_ipgenerate" e "quartus_tlg", conforme indicado na Seção 2.8 do Guia do Usuário.
Esta solução alternativa não seria necessária quando o usuário não gerar o exemplo de simulação de projeto de simulação CPRI FPGA IP F-Tile para CPRI FPGA IP com um dispositivo F-Tile Agilex™.
Este problema está programado para ser corrigido em uma versão futura do F-Tile CPRI PHY FPGA IP.