Devido a um problema na GUI do controlador de clock do Kit de desenvolvimento do transceptor SoC Agilex™ 7 FPGA série I, o exemplo de projeto do Serial Lite IV IP do bloco F falha quando você precisa configurar a frequência de clock OUT1 do chip Si5332. Isso ocorre porque há um problema com essa GUI Si5332; a frequência OUT1 não pode ser configurada com precisão.
Falhas semelhantes podem ser observadas para todos os designs de IP Agilex™ 7 F-tile se você usar o Kit de desenvolvimento do transceptor SoC Agilex™ 7 FPGA série I, seu projeto utiliza o clock OUT1 Si5332 e a frequência padrão, de 166,66 MHz, precisa ser alterada.
Para contornar esse problema, você deve evitar a configuração da frequência OUT1 do Si5332 usando diretamente o botão "set". Você precisa usar o botão de "importação" para definir com precisão a frequência do clock Si5332 OUT1.
O software ClockBuilder Pro pode exportar a função de importação de um arquivo TXT. Um projeto de amostra si5332 e um arquivo si5332-project.txt são anexados para referência.
Este problema será corrigido em uma versão futura do software Quartus® Prime Pro Edition.