ID do artigo: 000096962 Tipo de conteúdo: Errata Última revisão: 18/06/2024

Por que a interface AXI-Lite lê "x" em simulação ao tentar acessar os registros de status "Stat" para as taxas de 50 g/100 g/200 g e 400 g ao usar o Subsistema Ethernet FPGA IP?

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no Subsistema Ethernet FPGA VERSÃO IP 23.3, o usuário não poderá acessar nenhum registro de status usando OXI-Lite.

Resolução

Não há solução alternativa para este problema.
Este problema está programado para ser corrigido em uma versão futura do Subsistema Ethernet FPGA IP.

Produtos relacionados

Este artigo aplica-se a 1 produtos

FPGAs e FPGAs SoC Intel® Agilex™ 7 série F

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.