Descrição
Devido a um problema no Software Quartus® Prime Pro Edition versão 23.2 e 23.3, você pode ver violações de tempo para qualquer um dos caminhos terminando conforme mostrado abaixo ao migrar o F-Tile Avalon® Streaming FPGA IP para PCI Express* do Software Quartus® Prime Pro Edition versão 23.1 para 23.2 ou 23.3 em dispositivos Agilex™ 7.
- *|hdpldadapt_tx_chnl_*~pld_tx_clk1_dcm.reg
- *|cur_state*|din_s1
- *|pcie_src_inst|p*_hot_rst_cur_state[*]
- *|pcie_src_inst|in_warm_rst_inst|*
Resolução
Para solucionar esse problema, adicione as seguintes set_false_path ao arquivo SDC superior, que corrigirá as violações de temporização:
- set_false_path -de [get_keepers ${ip_inst_name}|pcie_sip_top_inst|pcie_src_inst|pld_adapter_tx_pld_rst_n_r_ch*[*]] - para [get_keepers *auto_tiles|z1577*|hdpldadapt_tx_chnl_*~pld_tx_clk1_dcm.reg]
- set_false_path de [get_keepers ${ip_inst_name}|pcie_sip_top_inst|pcie_src_inst|pld_adapter_rx_pld_rst_n_r_ch*[*]] - para [get_keepers *auto_tiles|z1577*|hdpldadapt_rx_chnl_*~pld_rx_clk1_dcm.reg]
- set_false_path -de [get_keepers ${ip_inst_name}|pcie_sip_top_inst|pcie_src_inst|pld_adapter_rx_pld_rst_n_r_ch*[*]] -para [get_keepers *auto_tiles|z1577*|hdpldadapt_tx_chnl_*~pld_tx_clk1_dcm.reg]
- set_false_path de [get_keepers ${ip_inst_name}|pcie_sip_top_inst|pcie_src_inst|cur_state*] - para [get_keepers ${ip_inst_name}|pcie_sip_top_inst| pcie_src_inst | cur_state*|din_s1]
- set_false_path de [get_keepers ${ip_inst_name}|pcie_sip_top_inst|pcie_src_inst|cur_state*] - para [get_keepers ${ip_inst_name}|pcie_sip_top_inst|pcie_src_inst||p*_hot_rst_cur_state[*]]
- set_false_path de [get_keepers ${ip_inst_name}|pcie_sip_top_inst|pcie_src_inst|in_warm_rst*] - para [get_keepers ${ip_inst_name}|pcie_sip_top_inst|pcie_src_inst |in_warm_rst_inst|*]
Este problema está corrigido a partir da versão 23.4 do Software Quartus® Prime Pro Edition.