Descrição
Devido a um problema na versão 23.3 do Software Quartus® Prime Pro Edition, o PHY Lite para interfaces paralelas IP sem reconfiguração dinâmica não afirmará o sinal interface_locked no Agilex™ 7 FPGA série M.
Resolução
Para contornar esse problema, ative o modo de reconfiguração dinâmica na GUI do Editor de parâmetro IP Pro e instancie o IP de calibração em seu projeto RTL ao usar o PHY Lite for Parallel Interfaces IP no Agilex™ 7 FPGA Série M, mesmo que o projeto não exija calibração dinâmica.
Consulte um projeto de exemplo com reconfiguração dinâmica para conectar o IP de calibração ao PHY Lite para IP de interfaces paralelas.
Este problema está programado para ser corrigido em uma versão futura do software Quartus® Prime Pro Edition.