ID do artigo: 000097219 Tipo de conteúdo: Documentação e informações do produto Última revisão: 15/11/2023

DMA_afu exemplo de simulação de pCLK é ajustado para 400 MHz em vez de 250 MHz

Ambiente

    Pilha de aceleração Intel® para FPGA Intel® PAC D5005
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

A simulação pronta para uso executa a pCLK a 400 MHz, enquanto na folha de dados do FPGA Interface Manager, a pCLK é configurada para 250 MHz.

Resolução

Como o ASE é um modelo funcional, a alteração da frequência da pClk não tornará as estimativas de desempenho mais precisas. Se o desenvolvedor ainda quiser editar o valor do clock, as alterações precisam ser feitas na seção rtl/platform.vh do ASE no clock.

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Este artigo aplica-se a 2 produtos

Dispositivos programáveis Intel®
FPGA Intel® PAC D5005

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