Devido a um problema na versão 23.4 ou anterior do Software Quartus® Prime Pro Edition, as restrições de tempo estáticas para o clock *c2p_fa_div_clk_** no IP LVDS SERDES Agilex™ 5 podem não ser geradas corretamente.
Este problema ocorre quando o IP LVDS SERDES Agilex™ 5 está configurado com mais de 4 bytes no modo RX DPA-FIFO ou no modo de CDR soft RX e implementando canais TX associados.
Para contornar esse problema. No arquivo lvds_intel_lvds_core10_ph2_191_*.sdc , substitua:
intel_lvds_create_generated_clock \
-source [intel_lvds_get_clock_source "$c 2p_fa_gen_clk"] \
-divide_by 2 \
-duty_cycle 50 fases 0 \
-Name "${lvds_instance_name}|c2p_fa_div_clk_${byte}" -target "${c2p_fa_gen_clk}"
com
configure master_clock ""
set all_clocks [get_clocks -nowarn -of_objects [get_registers $c 2p_fa_gen_clk]]
foreach_in_collection $all_clocks {
set clk_name [get_clock_info -name $clk]
se {([string primeiro $lvds_instance_name $clk_name] != -1) && ([string primeiro "fclk0" $clk_name] != -1)} {
definir master_clock $clk_name
quebrar
}
}
intel_lvds_create_generated_clock \
-source [intel_lvds_get_clock_source "$c 2p_fa_gen_clk"] \
-divide_by 2 \
-duty_cycle 50 fases 0 \
-name "${lvds_instance_name}|c2p_fa_div_clk_${byte}" -target "${c2p_fa_gen_clk}" \
-master_clock $master_clock
Este problema foi corrigido no Software Quartus® Prime Pro Edition versão 23.4.1.