Devido a um problema no MAC FPGA Ethernet de baixa latência de 10 G IP Tile F, o MAC Ethernet de baixa latência gerado de 10 G MAC FPGA IP não será compilado, com a seguinte Mensagem de erro.
Erro (22849): FPGA IP instanciado no projeto requer que a opção DEVICE_INITIALIZATION_CLOCK seja definida como OSC_CLK_1_25MHZ, OSC_CLK_1_100MHZ ou OSC_CLK_1_125MHZ. Esta atribuição está ausente no arquivo de configuração do Quartus (*.qsf).
Para contornar esse problema, atualize o arquivo de configuração do Quartus gerado (*.qsf) para o MAC Ethernet de baixa latência de 10 G F FPGA exemplo de projeto IP com as restrições "set_global_assignment -name DEVICE_INITIALIZATION_CLOCK OSC_CLK_1_100MHZ" manualmente e execute novamente a compilação.
Este problema está corrigido a partir da versão 24.1 do Software Quartus® Prime Pro Edition.