Descrição
Os clocks de referência dos dispositivos Intel Agilex® 7 F-Tile possuem requisitos especiais que os usuários devem seguir. Caso contrário, seu projeto funcionará de forma anormal, e os transceptores podem experimentar degradação do desempenho.
Clock de referência FHT:
- Você deve fornecer um clock de referência estável e em execução para o FHT PMA na configuração do dispositivo. Caso contrário, causará degradação do desempenho da pista FHT PMA.
- Quando o clock de referência FHT estiver ativo, ele deverá estar estável e permanecer ativo enquanto o dispositivo estiver ligado. Caso contrário, isso causará degradação do desempenho da via FHT PMA e você deve reconfigurar o dispositivo para que o projeto funcione normalmente.
- A definição estável do clock de referência FHT está especificada na ficha técnica do dispositivo Intel Agilex® 7 FPGAs e SoCs.
Clock de referência FGT:
- Quando você verificar se o #i Refclk está disponível no e depois do parâmetro de configuração do dispositivo no Intel FPGA IP de referência e sistema PLL F-Tile
- Você deve fornecer um clock de referência estável e em execução para o FGT na configuração do dispositivo. Caso contrário, causará a degradação do desempenho da via FGT PMA.
- Quando o clock de referência FGT estiver ativo, ele deverá estar estável e permanecer ativo enquanto o dispositivo estiver ligado. Caso contrário, causará a degradação do desempenho da via FGT PMA.
- Quando você desmarcar a #i Refclk está disponível no e após o parâmetro de configuração do dispositivo no Intel FPGA IP de referência e PLL do sistema F-Tile
- Você pode fornecer um clock de referência estável e em execução para FGT após a configuração do dispositivo.
- Depois que o clock de referência FGT terminar, ele poderá ser inativo.
- A definição estável do clock de referência FGT está especificada na folha de dados de dispositivos Intel Agilex 7 FPGAs e SoCs.
Clock de referência PLL do sistema:
- Quando você verificar se o #i Refclk está disponível no e depois do parâmetro de configuração do dispositivo no Intel FPGA IP de referência f-tile e sistema PLL
- Você deve fornecer um clock de referência estável e em execução para o PLL do sistema na configuração do dispositivo. Caso contrário, o PLL do sistema não bloqueará, e você deve reconfigurar o dispositivo para que o dispositivo funcione normalmente.
- Quando o clock de referência PLL do sistema estiver ativo, ele deverá estar estável e permanecer ativo enquanto o dispositivo estiver ligado. Caso contrário, você deve reconfigurar o dispositivo para que o dispositivo funcione normalmente.
- Quando você desmarcar o #i Refclk está disponível no e após o parâmetro de configuração do dispositivo no Intel FPGA IP de referência E PLL do sistema F-Tile
- Você pode fornecer um clock de referência estável e em execução para o PLL do sistema após a configuração do dispositivo.
- Quando o clock de referência PLL do sistema estiver ativo, ele deverá estar estável e permanecer ativo enquanto o dispositivo estiver ligado. Caso contrário, você deve reconfigurar o dispositivo para que o dispositivo funcione normalmente.
- A definição estável do clock de referência PLL do sistema
- Deve aderir às Especificações de entrada do clock de referência FGT Tile F especificadas na folha de dados do dispositivo Intel Agilex® 7 FPGAs e SoCs.
- O jitter máximo do clock de referência deve ser menor que +/-2,5%.
Para mais detalhes, consulte a arquitetura F-Tile e o guia do usuário de PMA e FEC Direct PHY IP.
Resolução
Os usuários devem aderir aos requisitos acima, sem quaisquer exceções.