ID do artigo: 000097676 Tipo de conteúdo: Solução de problemas Última revisão: 15/12/2023

Por que as Interfaces de memória externa Intel® Stratix® 10 FPGA IP não calibram quando estão localizadas na mesma coluna que um Intel® FPGA IP IOPLL e o clock de referência da Intel® FPGA IP IOPLL não está pronto?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Interfaces de memória externa Intel® Stratix® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

A Intel® FPGA IP IOPLL abordará a calibração de inicialização das Interfaces de memória externa Intel® Stratix® 10 FPGA IP se o clock de referência da Intel® FPGA IP IOPLL não estiver estável.

Resolução

Para contornar esse problema, siga as etapas abaixo:

  1. Habilite a opção Connect to a upstream PLL por meio da rede de clock de núcleo em cascata (crie um sinal de entrada permit_cal) no Intel® FPGA IP IOPLL.
  2. Conecte a porta de entrada permit_cal a 1'b1 na instância de Intel® FPGA IP da IOPLL.

A calibração de inicialização das Interfaces de Memória Externa Intel® Stratix® 10 FPGA IP será executada independentemente do status do clock de referência Intel® FPGA IP IOPLL.

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