ID do artigo: 000097763 Tipo de conteúdo: Mensagens de erro Última revisão: 02/12/2024

Erro (23721): não é possível colocar o bloco ref_sys_pll_clk_i0|systemclk_f_0|x_hip|gen_refclk_fgt_bb_[8].enabled.inst no local fgt_refclk_8 porque o local não pode direcionar para a malha central.

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na versão 23.4 do Software Quartus® Prime Pro Edition, "Export Refclk #8 para uso na lógica do usuário" e "Export Refclk #9 para uso na lógica do usuário" são exibidos como opções disponíveis no IP de referência e sistema PLL Clocks Agilex™ 7 F-Tile. A seleção de qualquer uma dessas opções resultará em Erro (23721) na etapa de compilação da Geração Lógica.

Resolução

Exportar Refclk #8 ou Refclk #9 para uso na lógica do usuário não é um recurso suportado nos transceptores do Agilex™ 7 F-Tile. Refclk #1 através do Refclk #7 pode ser usado para uso no clock de referência do transceptor na lógica do usuário.

Este problema é resolvido na versão 24.3 do Software Quartus® Prime Pro Edition.

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Este artigo aplica-se a 1 produtos

FPGAs e FPGAs SoC Intel® Agilex™ 7

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