Por que o projeto com vários clocks definidos no mesmo pino com Ethernet de baixa latência de 100 G FPGA IP para dispositivos Stratix® 10 com AN/LT habilitado geram mensagem de falha do MTBF?

Devido a um problema na versão 21.4 e anterior do Software Quartus® Prime Pro Edition, você pode ver a mensagem de falha de MTBF porque há três clocks de perfil definidos no mesmo pino de saída de clock no arquivo SDC gerado do IP de FPGA Ethernet de baixa latência de 100 G para Stratix® 10 dispositivos com AN/LT habilitado.

Embora haja set_false_path restrições para cortar caminhos desnecessários, set_false_path usa um curinga que corresponde a muitos registradores que não se destinam, o que faz com que a detecção de sincronizadores STA seja confusa.

Para contornar esse problema no Software Quartus® Prime Pro Edition versão 21.4 ou anterior, remova o set_false_path inteiramente no arquivo SDC gerado para projetos usando vários clocks no mesmo pino de saída do IP de FPGA Ethernet de baixa latência de 100 G para Stratix® 10 dispositivos com AN/LT habilitado.

Este problema está programado para ser corrigido em uma versão futura do software Quartus® Prime Pro Edition.