ID do artigo: 000098148 Tipo de conteúdo: Mensagens de erro Última revisão: 07/12/2024

Erro (18957): o sinal ~GND está limitado a ser roteado localmente para port CLK0 no destino XXXX|auto_fab_0|alt_sld_fab_0|*|sld_signaltap_inst|*|altera_syncram_impl1 | ram_block2a0, mas este sinal deve ser roteado pela rede global

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na versão 23.2 ou mais recente do Software Quartus® Prime Pro Edition, você pode receber esse erro ao compilar um projeto de reconfiguração parcial (PR) com Signal Tap direcionado para um dispositivo Agilex™ 7 série F/I FPGA.

Resolução

Para contornar esse problema, siga estas etapas:

  1. Abra o arquivo signal tap.
  2. Navegue até o painel de configuração de sinal. Na seleção do tipo RAM , 3 opções estarão disponíveis (Auto, M20K e MLAB).

image

  1. Defina o tipo de RAM como MLAB conforme mostrado na figura apresentada abaixo:

  1. Salve o arquivo signal tap e execute a compilação completa.

Nota: Essa restrição não se aplica a dispositivos de produção Agilex™ 7 série M.

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Este artigo aplica-se a 2 produtos

FPGAs e FPGAs SoC Intel® Agilex™ 7 série F
FPGAs e FPGAs SoC Intel® Agilex™ série I

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Isenção de responsabilidade

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