Devido a um problema na versão 23.1 ou anterior do Software Quartus® Prime Standard Edition, você pode ver esse erro interno durante a etapa de análise e síntese. Esse erro interno pode ocorrer se o projeto escapou de nomes como "reg [7:0] \ xxx_reg[0];"
Para contornar esse problema, não use nomes fugitivos em arquivos HDL Verilog ou VHDL.