ID do artigo: 000098406 Tipo de conteúdo: Solução de problemas Última revisão: 16/05/2025

Por que meu parceiro de link relata erros de bit RX do F-Tile PMA/FEC Direct PHY FPGA variante IP quando o parâmetro "Tx tile Interface Fifo Mode" é definido como "Register"?

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na versão 23.3 ou mais recente do software Quartus® Prime Pro Edition, seu parceiro de link pode relatar o recebimento de erros de bits do F-Tile PMA/FEC Direct PHY FPGA IP quando o parâmetro Tx tile Interface Fifo Mode for definido como "Register".

Resolução

Para contornar esse problema, execute as seguintes leituras e gravações no barramento reconfig_pdp do IP:

  1. Leia os 0x6000 de registro para todos os canais do IP.
  2. Bits de gravação [10:9] do registro para 2'b10. Deixe todos os outros bits do registro inalterados (execute uma modificação de leitura-gravação)

Este problema foi corrigido na versão 24.3 do software Quartus® Prime Pro Edition.

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