ID do artigo: 000098408 Tipo de conteúdo: Solução de problemas Última revisão: 02/08/2024

Por que a porta o_p0_rx_hi_ber do IP multirate Ethernet F-Tile FPGA afirma seguir o AN/LT e DR do 100GE-4 para o perfil 2x50GE-1 ao simular a suíte de reconfiguração dinâmica F-Tile FPGA exemplo de projeto IP?

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no Software Quartus® Prime Pro Edition versão 23.4 e mais recente, a porta o_p0_rx_hi_ber do IP de multi FPGA taxa Ethernet F-Tile pode afirmar após a Auto-negociação e treinamento de link (AN/LT) e Reconfiguração dinâmica (DR) do perfil 100GE-4 para o perfil 2x50GE-1 em simulação do pacote de reconfiguração dinâmica F-Tile FPGA IP Design Example.

Este problema não afeta o exemplo de projeto no hardware.

Resolução

Este problema está corrigido a partir da versão 24.2 do Software Quartus® Prime Pro Edition.

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Isenção de responsabilidade

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