ID do artigo: 000098420 Tipo de conteúdo: Solução de problemas Última revisão: 27/03/2024

Por que a frequência do clock de *usr_clk diferente quando várias instâncias do PHY Lite para interfaces paralelas FPGA IP são implementadas

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na versão 23.3 ou anterior do Software Quartus® Prime Pro Edition, a frequência do clock de *usr_clk quando várias instâncias do PHY Lite para interfaces paralelas Agilex™ 7 FPGA IP são implementadas está incorreta, o que causa o resultado de análise de tempo incorreto.

Resolução

Para contornar esse problema, execute as seguintes etapas:

1. Abra *pin_map.tcl em .../synth folder

2. Modifique o seguinte comando:

definir pinos (pll_ref_clock) $pll_ref_clock

Para

set pins (pll_ref_clock) [get_pins -no_duplicates $pll_ref_clock]

Esse problema foi corrigido a partir da versão 23.4 do Software Quartus® Prime Pro Edition.

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Este artigo aplica-se a 1 produtos

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