ID do artigo: 000098448 Tipo de conteúdo: Errata Última revisão: 07/12/2024

Por que o sinal rx_pcs_ready não está sendo afirmado e causando um tempo limite na simulação de IP de FPGA Ethernet F-Tile durante o link inicial com as variantes Base Profile e Startup Profile configurado para variantes 200GE?

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Na simulação de IP multitaxa FPGA Ethernet F-Tile, durante o link inicial com o perfil base e um perfil de inicialização configurado em variantes de 200 GE, o teste torna-se sem resposta, levando a um travamento no Software Quartus® Prime Pro Edition versão 24.1.

Apesar da via TX ser estável e o comportamento VIP parecer normal, o sinal rx_pcs_ready não está sendo afirmado.

Resolução

Este problema está programado para ser corrigido em uma versão futura do software Quartus® Prime Pro Edition.

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