ID do artigo: 000098474 Tipo de conteúdo: Solução de problemas Última revisão: 29/03/2024

Por que uma IOPLL Intel® FPGA IP com reconfiguração dinâmica habilitada não é bloqueada durante a simulação quando a porta mgmt_clk é conectada a um clock de saída de outra Intel® FPGA IP de IOPLL ao usar dispositivos Intel® Cyclone® 10?

Ambiente

    Software de projeto Intel® Quartus® Prime
    Ferramentas de simulação Intel® FPGA
    Reconfiguração de IOPLL Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Durante a simulação, uma Intel® FPGA IP de IOPLL com reconfiguração dinâmica habilitada pode não bloquear quando a porta mgmt_clk da Intel® FPGA IP de reconfiguração de PLL está conectada a um clock de saída de outra Intel® FPGA IP IOPLL em dispositivos Intel® Cyclone® 10. Esse comportamento é visto apenas durante a simulação e não aparece no hardware.

Resolução

Como uma solução alternativa, conecte a porta mgmt_clk na reconfiguração de PLL Intel® FPGA IP a um clock de execução gratuito.

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FPGAs Intel® Cyclone® 10

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