Por que a calibração da interface de memória externa (EMIF) falha ao permitir um pino de entrada em uma via de E/S que não é usado para implementar EMIF de malha no FPGA Agilex™ 7 e FPGA Agilex™ 5?

Devido a um problema na versão 24.1 ou anterior do Software Quartus® Prime Pro Edition, você encontrará falhas de calibração EMIF nos dispositivos Agilex™ 7 FPGA Série M e Agilex™ 5 FPGA Série E quando as duas condições abaixo forem atendidas:

• O usuário habilita o pino de entrada usando padrão de E/S não LVCMOS em uma via de E/S que não é usada para fins EMIF.
• A via de E/S reside no mesmo banco HSIO usado para implementar o EMIF de malha.

O trabalho em torno está disponível para dispositivos Agilex™ 7 FPGA Série M e Agilex™ 5 FPGA série E para resolver esse problema. Não habilite pinos de entrada com o padrão de E/S afetado na via de E/S específica.

Também está disponível o patch para resolver o problema do FPGA Agilex™ série E. Clique aqui para baixar o Software Quartus® Prime Pro Edition versão 24.1.

Este problema será corrigido em uma versão futura do Software Quartus® Prime.