ID do artigo: 000098636 Tipo de conteúdo: Solução de problemas Última revisão: 22/11/2024

Por que o TLP corrompido de entrada ocorre ao usar o R-Tile Avalon® Streaming FPGA IP para PCI Express*?

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na documentação do Guia do usuário do Avalon® Streaming IP FPGA Avalon® R-Tile para PCI Express* versão 23.4 e anterior, você pode observar TLP corrompido quando a lógica do usuário decodifica o cabeçalho de TLP de entrada seguindo o capítulo "Figura 27. Prefixo TLP, cabeçalho e dados quando a caixa de seleção do formato do cabeçalho PCIe está desabilitada".

Resolução

Para contornar esse problema, consulte o seguinte formato em que a lógica do uesr decodifica o cabeçalho TLP na direção da recepção.

Este problema está programado para ser corrigido em uma versão futura do Guia do usuário do R-Tile Avalon® Streaming FPGA IP for PCI Express*.

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