ID do artigo: 000098667 Tipo de conteúdo: Solução de problemas Última revisão: 16/05/2025

Por que o relatório de uso do banco de E/S no software Quartus® Prime Pro Edition mostra que uma VREF é necessária para bancos com entradas diferenciais SSTL/HSTL ao usar dispositivos Stratix® 10 FPGA?

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na versão 24.1 ou anterior do Software Quartus® Prime Pro Edition, ao usar Stratix® 10 dispositivos FPGA, o uso do IO Bank mostra que uma VREF é necessária para bancos que contenham entradas diferenciais SSTL/HSTL, mas sem entradas SSTL/HSTL de terminação única.

Resolução

As entradas de SSTL/HSTL diferenciais não exigem um VREF externo, de modo que você pode ignorar isso para bancos com entradas SSTL/HSTL diferenciais e sem entradas SSTL/HSTL de terminação única.

Este problema foi corrigido a partir da versão 24.3 do Software Quartus® Prime Pro Edition.

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FPGAs Intel® Stratix® 10 e FPGAs SoC

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