Por que o TXPLL ou CDR é incapaz de alcançar o bloqueio ao clock de referência para projetos FPGA Agilex™ 5, que têm transceptores GTS e HPS EMIF habilitados ao usar bitstream compilado e gerado nas versões 23.4.1 e 24.1 do Software Quartus...

Nos projetos de FPGA Agilex™ 5, que permitem HPS EMIF e IPs usando transceptores GTS, o TX PLL ou CDR do transceptor GTS não poderá bloquear seu clock de referência. Isso ocorre devido a um problema nas versões 23.4.1 e 24.1 do Software Quartus® Prime Pro Edition, que configura incorretamente o clock de referência do mux. Em projetos com IPs usando transceptores GTS somente sem HPS EMIF habilitado, o transceptor TX PLL ou CDR de GTS pode alcançar o bloqueio para o clock de referência.

Um patch está disponível para corrigir esse problema para o Software Quartus® Prime Pro Edition versão 24.1. Faça o download e instale o Patch 0.08 a partir do link apropriado abaixo.

• Baixe o patch 0.08 para Windows (quartus-24.1-0.08-windows.exe)
• Baixe o patch 0.08 para Linux (quartus-24.1-0.08-linux.run)
• Baixe o arquivo Readme para o patch 0.08 (quartus-24.1-0.08-readme.txt)

Este problema foi corrigido a partir da versão 24.3 do software Quartus® Prime Pro Edition.