Devido a um problema no software Quartus® Prime Pro Edition v23.4, clocks gerados ilegalmente são relatados no relatório de temporização ao usar o F-Tile PMA e FEC Direct PHY FPGA IP em dispositivos Agilex™ 7 no Software Quartus® Prime Pro Edition v23.4. A seguinte captura de tela é um exemplo que mostra clocks gerados ilegalmente no relatório de temporização.
Esse problema deve-se ao PMA Tile F e FEC Direct PHY FPGA IP gerando restrições de tempo para tx_clkout2 e rx_clkout2 portas que não foram habilitadas no IP.
Para contornar esse problema, habilite as portas tx_clkout2 e rx_clkout2 no PMA F-Tile e FEC Direct PHY FPGA IP, mesmo se não for usado. Como alternativa, ignore esses clocks gerados ilegalmente no relatório de temporização.
Este problema foi corrigido no software Quartus® Prime Pro Edition v24.1.