Por que a atribuição do QSF é reordenada após a atualização de IP no Software Quartus® Prime Pro Edition versão 24.1?

Como as soluções de FPGA propriedade intelectual (IP) substituiram o processador Nios® V por FPGA para processador Nios II para FGPA do software Quartus® Prime Pro Edition versão 24.1, você pode encontrar que as atribuições de QSF em seu projeto podem ser reordenadas após uma atualização de IP para o Software Quartus® Prime Pro Edition versão 24.1, resultando em uma violação de cronometragem após a atualização.

Lista de IPs afetados:

1. Intel FPGA IP Ethernet Hard IP H-tile (exemplo de projeto)
2. Intel FPGA IP Ethernet Hard IP do bloco E (exemplo de projeto)
3. Exemplo de design Tile E Hard IP Agilex™ 7
4. Suíte de reconfiguração dinâmica F-tile FPGA IP
5. IP de Ethernet de baixa latência Stratix® 10 FPGA 10 G
6. Ethernet 25 G Stratix® 10 FPGA IP
7. Ethernet 40 G E-tile de baixa latência FPGA IP
8. Exemplo de projeto Ethernet de baixa latência FPGA IP de 50 G (dispositivo Stratix® 10)
9. Stratix® 10 10GBASE-KR PHY IP
10. Exemplo de projeto de reconfiguração dinâmica FPGA IP E-tile
11. Stratix® 10 10GBASE-KR PHY IP
12. Subsistema Ethernet FPGA IP
13. Transceptor PHY nativo Arria® 10
14. IP de FPGA SDI II (aplicável apenas ao exemplo de projeto)
15. HDMI FPGA IP (aplicável apenas ao exemplo de projeto)
16. DisplayPort FPGA IP (aplicável apenas ao exemplo de projeto)
17. F-tile incluído no projeto

Um patch está disponível para corrigir esse problema para o Software Quartus® Prime Pro Edition versão 24.1.
Baixe e instale o Patch 0.14 a partir do link apropriado abaixo.

• Baixar o patch 0.14 para Windows (quartus-24.1-0.14-windows.exe)
• Baixe o patch 0.14 para Linux (quartus-24.1-0.14-linux.run)
• Baixe o arquivo Readme para o patch 0.14 (quartus-24.1-0.14-readme.txt)

Este problema foi corrigido a partir da versão 24.2 do software Quartus Prime Pro Edition.