Esta mensagem de erro pode ser vista durante a etapa de Análise &síntese ao migrar um projeto contendo o Carregador Flash serial FPGA IP do Software Quartus™ Prime Standard Edition versão 20.1 e anterior para uma versão mais recente do Software Quartus™ Prime Standard Edition. Isso ocorre porque as alterações de código no arquivo de projeto HDL Da Verilog (alt_sfl_enhanced.v) gerado do Carregador Flash serial FPGA IP exigem que o módulo altclkctrl seja instanciado no projeto.
Para contornar esse problema, use uma das seguintes etapas:
- Atualize o carregador flash serial FPGA IP usando o recurso "Atualizar componentes IP".
Ou
- Instancie e adicione o FPGA IP ALTCLKCTRL no design.