ID do artigo: 000098763 Tipo de conteúdo: Mensagens de erro Última revisão: 20/05/2024

Por que o exemplo de projeto Ethernet de baixa latência de 10 G MAC Stratix® 10 FPGA IP 10GBASE-R Ethernet falha ao simular usando a ferramenta Cadence* Xcelium*?

Ambiente

    Intel® Quartus® Prime Pro Edition
    MAC Ethernet de baixa latência de 10G Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na versão 23.3 ou anterior do software Quartus® Prime Pro Edition, o exemplo de projeto Ethernet 10GBASE-R para MAC de baixa latência de 10 G Stratix® 10 FPGA IP falhará ao simular usando a ferramenta Cadence* Xcelium*.

Resolução

Esse problema foi corrigido a partir da versão 23.4 do software Quartus® Prime Pro Edition.

Produtos relacionados

Este artigo aplica-se a 1 produtos

FPGAs Intel® Stratix® 10 e FPGAs SoC

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.