ID do artigo: 000098764 Tipo de conteúdo: Mensagens de erro Última revisão: 20/05/2024

Por que o MAC Ethernet de baixa latência de 10 G Stratix® 10 FPGA IP de 10 M/100 M/1 G/2,5 G/10 G de exemplo de projeto Ethernet durante a simulação ao usar a ferramenta Cadence* Xcelium*?

Ambiente

    Intel® Quartus® Prime Pro Edition
    MAC Ethernet de baixa latência de 10G Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na versão 23.3 e anterior do software Quartus® Prime Pro Edition, e anteriores, o exemplo de projeto Ethernet de 10 M/100 M/1 G/2,5 G/10 G para MAC Ethernet de baixa latência de 10 G Stratix® 10 FPGA IP falhará quando simular usando a ferramenta Cadence* Xcelium*.

Resolução

Esse problema foi corrigido a partir da versão 23.4 do software Quartus® Prime Pro Edition.

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