ID do artigo: 000098836 Tipo de conteúdo: Documentação e informações do produto Última revisão: 10/05/2024

Por que os PLLs Agilex™ 7 não atendem à especificação de fichas técnicas quanto ao tempo necessário para bloquear a configuração do fim do dispositivo ou a desembaraçamento de redefinição?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • PLL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Na FPGAs Agilex™ 7 e na ficha técnica dos Dispositivos SoCs, a Tabela 30 mostra a especificação de PLL de E/S para o tempo necessário para bloquear a configuração de ponta-de-dispositivo ou desassertion de redefinição, tLOCK para ser 1 ms. A duração deve ser medida a partir da afirmação do pino de init_done ou da depuração do sinal areset, até a afirmação do sinal de bloqueio de um único PLL de E/S. Tenha em conta que esta especificação se destina a PLLs independentes e não explica a complexidade do projeto.

    Resolução

    Nenhuma solução alternativa é necessária, pois isso é apenas para esclarecer as informações da ficha técnica mais a seguir.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs e FPGAs SoC Intel® Agilex™ 7

    Isenção de responsabilidade

    1

    Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.