ID do artigo: 000098869 Tipo de conteúdo: Solução de problemas Última revisão: 06/05/2025

Por que existem caminhos de temporização inesperados com clocks HPS EMAC no relatório de cronometragem quando o HPS EMAC é roteado para o FPGA?

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na versão 24.1 ou anterior do software Quartus® Prime Pro Edition, você poderá ver caminhos de temporização inesperados no relatório de temporização para clocks EMAC quando o HPS EMAC é roteado para o FPGA.

Resolução

A principal entidade abaixo ajuda a entender os clocks EMAC, "emac1_gtx_clk" e "user0_clock_clk" usados no projeto, onde o EMAC1 é roteado para o FPGA:

Para contornar esse problema, use as seguintes restrições de SDC:

rise_to emac1_gtx_clk set_false_path -fall_from emac1_gtx_clk

rise_to user0_clock_clk set_false_path -fall_from emac1_gtx_clk

Outras informações

O problema será corrigido em uma versão futura do software Quartus® Prime Pro Edition.

Produtos relacionados

Este artigo aplica-se a 1 produtos

FPGAs e FPGAs SoC Intel® Agilex™ 7

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.