Este erro afirma que o fitter não pode colocar 1 SM_HSSI_PLD_CHNL_DP ou 1 IPFLUXTOP_UXTOP_WRAP e ocorre devido ao congestionamento de recursos de clock compartilhado entre os clocks HSSI-para-núcleo de um banco de transceptor GTS de canto e alguns pinos do banco HVIO adjacente.
Na arquitetura Agilex™ 5, cada canal no banco de transceptores GTS possui 4 multiplexadores que podem passar por qualquer uma das saídas de tx_clkout, tx_clkout2, rx_clkout e rx_clkout2 clock para a malha central. Se todas essas 4 saídas de clock estiverem habilitadas, todos os 4 multiplexadores serão usados e, portanto, não haverá multiplexadores disponíveis.
Estes multiplexadores também são compartilhados com certos pinos dos bancos HVIO adjacentes, ou seja, os pinos PLL Refclk 1 e PLL Refclk 2, os pinos SourceSync Clk1 e SourceSync Clk2, e também as saídas IOPLL do banco HVIO.
O problema ocorre quando todas as 4 saídas de clock do transceptor são habilitadas, e 1 ou mais dos pinos HVIO listados acima também são usados. Isso significaria que 5 ou mais linhas de clock estão habilitadas e há apenas 4 muxes disponíveis, causando esse problema de congestionamento.
Este problema afeta apenas os bancos de transceptor GTS que são diretamente adjacentes a um banco de HVIO.
Essa é uma limitação do dispositivo; portanto, não há nenhum reparo.
A única maneira de contornar esse problema é limitar o uso do mux para 4, seja reduzindo o clock do transceptor para saídas principais ou usando um outro pino de HVIO ou um banco HVIO diferente.