Por que comportamento inesperado ocorre na simulação de projeto de exemplo do Agilex™ 5 GTS PMA/FEC Direct PHY FPGA IP em comparação com o que é descrito na seção de simulação do Guia do usuário do transceptor GTS PHY?

Devido a um problema na versão 24.1 do Software Quartus® Prime Pro Edition, quando a frequência do controlador de reinicialização suave (SRC) está configurada para 10 GHz em simulação, certos atrasos e comportamentos inesperados podem ser observados no tx_pll_locked, rx_is_lockedtoref, rx_is_lockedtodata, tx_reset_ack, rx_reset_ack, tx_ready, rx_ready sinais do GTS PMA/FEC Direct PHY FPGA IP. A recuperação automática do bloqueio de CDR perdido também será afetada.

Modifique o script da simulação adicionando "+definir+SIM_125MHz" conforme mostrado abaixo em negrito:

i. VCS - modifique as run_vcs.sh:

#VCS

USER_DEFINED_ELAB_OPTIONS="-full64 +v2k -hsopt=gates +systemverilogext+.sv -sverilog -lca +lint=TFIPC-L +lint=PCWM -wreal res_def -xlrm coerce_nettype -timescale=1ps/1fs +vcs+vcdpluson +vp Os drivers +definem+TIMESCALE_EN +definem+RTLSIM +definem+SSM_SEQUENCE +definem+QUARTUS +definem+PFEDV_ONLY_MODEL_MACRO_DIS +define+SIM_125MHz +definem+IP7521SERDES_UX_SIMSPEED +error+1000 +define+__SRC_TEST__ -debug_access+r+driver+f -debug_region+encrypt +rad -l vcs.log "

Nº Verdi

USER_DEFINED_ELAB_OPTIONS="-full64 +v2k -hsopt=gates +systemverilogext+.sv -sverilog -kdb -lca +lint=TFIPC-L +lint=PCWM -wreal res_def -xlrm coerce_nettype -timescale=1ps/1fs +vcs+vcdpluson +vpddrivers +define+TIMESCALE_EN +define+RTLSIM +define+SSM_SEQUENCE +define+QUARTUS +define+PFEDV_ONLY_MODEL_MACRO_DIS +define+SIM_125MHz +define+IP7521SERDES_UX_SIMSPEED +error+1000 +define+__SRC_TEST__ -debug_access+all -debug_access+r+driver+f -debug_region+encrypt +rad -l vcs.log "

ii. VCSMX - modifique os run_vcsmx.sh:

#VCS

USER_DEFINED_ELAB_OPTIONS="+vcs+vcdpluson -debug_access -debug_region+encrypt"

Nº Verdi

USER_DEFINED_ELAB_OPTIONS="+vcs+vcdpluson -debug_access+all -debug_access -debug_region+encrypt"

USER_DEFINED_VERILOG_COMPILE_OPTIONS="+definir+TOP_LEVEL_ENTITY_INSTANCE_PATH=top_tst.top -timescale=1ps/1fs +define+SIM_125MHz +define+IP7521SERDES_UX_SIMSPEED"

iii. Xcelium - modifique run_xcelium.sh:

USER_DEFINED_VERILOG_COMPILE_OPTIONS="+definir+TOP_LEVEL_ENTITY_INSTANCE_PATH=top_tst.top +definir+IP7581SERDES_UXS2T1R1PGD_PIPE_SPEC_FORCE +definir+IP7581SERDES_UXS2T1R1PGD_PIPE_SIMULATION +definir+IP7581SERDES_UXS2T1R1PGD_PIPE_FAST_SIM +definir+IP7581SERDES_UX_SIMSPEED +definir+SIM_125MHz +definir+IP7521SERDES_UX_SIMSPEED"

iv. Questasim - modifique run_vsim.tcl:

configure TOP_LEVEL_NAME "top_tst"

defina USER_DEFINED_COMPILE_OPTIONS "+definir+QUARTUS\ +define+PFEDV_ONLY_MODEL_MACRO_DIS\ +define+TIMESCALE_EN\ +define+RTLSIM\ +define+SSM_SEQUENCE\ +define+SIM_125MHz\ +define+IP7521SERDES_UX_SIMSPEED\ +define+__SRC_TEST__\ +incdir+./libraries"

Este problema será corrigido em uma versão futura do software Quartus® Prime Pro.