Como eu conecto a porta F-Tile Reference e System PLL Clock IP out_coreclk_#i a uma entrada de clock de referência IOPLL FPGA IP nos dispositivos FPGA Agilex 7™?

Não há conexão dedicada a partir da referência F-Tile e da porta PLL Clock do sistema IP out_coreclk_ i para uma entrada de clock de referência IOPLL FPGA IP nos dispositivos FPGA Agilex™ 7.

Você pode ver uma mensagem de erro como esta se conectar uma porta IP out_coreclk_#i de clock PLL de F-Tile diretamente a uma entrada do clock de referência IOPLL FPGA IP.

Erro(14566): o Fitter não pode colocar 1 componente(s) de periferia devido a conflitos com as restrições existentes (1 HSSI_PLDADAPT_RX(s)). Corrija os erros descritos nas submessões e execute novamente o Fitter. O Intel FPGA banco de dados de conhecimento também pode conter artigos com informações sobre como resolver essa falha de posicionamento de periferia. Erro (175020): o Fitter não pode colocar HSSI_PLDADAPT_RX lógica na região (11, 65) a (11, 67), ao qual é limitado, porque não há locais válidos na região para a lógica deste tipo.

Info(14596): Informações sobre o(s) componente(s) fracassado(s):

Informações(175028): O(s) nome(s) HSSI_PLDADAPT_RX): FTL_auto_tiles|z1577b_x5_y0_n0|hdpldadapt_rx_chnl_21

...

Você pode fazer o seguinte para conectar a porta F-Tile Reference and System PLL Clock IP out_coreclk_#i a uma entrada de clock de referência IOPLL FPGA IP.

1. Divide a referência F-Tile e o clock PLL do sistema IP out_coreclk_ sinal#i por dois em rtl.
2. Conecte o sinal out_coreclk_#i dividido em RTL a um buffer IP FPGA controle de clock
3. Conecte a saída do buffer IP FPGA Controle de clock à entrada do clock FPGA IP do clock de referência.

O exemplo a seguir conecta out_coreclk_2 de um IP de clock PLL de referência F-Tile e sistema a um clock de referência IOPLL FPGA IP.

ref_sys_pll_clk_i0: ref_sys_pll_clk de componentes

mapa de portas (

out_systempll_synthlock_0 => out_systempll_synthlock_0,

out_systempll_clk_0 => out_systempll_clk_0,

out_refclk_fgt_2 => out_refclk_fgt_2,

in_refclk_fgt_2 => in_refclk_fgt_2,

out_coreclk_2 => out_coreclk_2);

processo(out_coreclk_2)

começar

se rising_edge(out_coreclk_2) então

out_coreclk_2_2<= não out_coreclk_2_2;

terminar se ;

processo final;

clkctrl_i0: lkctrl componente

mapa de portas (

inclk => out_coreclk_2_2,

clock_div1x => clkctrl_outclk);

iopll_i0: componente iopll

mapa de portas (

refclk => clkctrl_outclk,

bloqueado => aberto,

rst => ninit_done(0),

outclk_0 => iopll_outclk_0);